Escrivim el mòdul del banc de proves i executem la simulació a l’entorn ModelSim des d’Altera.
Necessari
- - ordinador;
- - entorn de desenvolupament instal·lat Quartus II + ModelSim.
Instruccions
Pas 1
El primer pas és assegurar-se que el camí cap a l'eina ModelSim s'especifica a l'entorn de desenvolupament Quartus II. Per fer-ho, obriu el menú Eines -> Opcions. A les opcions, aneu a General -> Opcions de l'eina EDA. Trobem el camp ModelSim-Altera i escrivim C: / altera / 13.0sp1 / modelsim_ase / win32aloem o, fent clic al botó amb tres punts, busquem aquest directori al nostre ordinador. Naturalment, per a una versió de Quartus diferent de la meva, tindreu el vostre propi camí cap al directori "win32aloem".
Pas 2
Teniu un projecte per a un FPGA a Quartus II. Com escriure proves o bancs de proves (testbench): aquest és un tema per a un article a part. De moment, suposem que el vostre banc de proves ja està escrit. Ara heu d’indicar a l’entorn de desenvolupament quina prova voleu utilitzar en la simulació. Per fer-ho, obriu la configuració mitjançant el menú Assignacions -> Configuració … A la finestra que s'obre, a la secció Configuració de l'eina EDA -> Simulació, feu clic al botó Bancs de proves … Aquí, per cert, podeu configurar fer diverses proves i canviar a la necessària en compilar el projecte.
Pas 3
S'ha obert una finestra per editar proves. Encara no hem creat cap banc de proves, de manera que la llista està buida. Feu clic al botó Nou … A la finestra que s'obre, heu d'establir la configuració de la prova.
A l'esquerra del camp, feu clic al botó amb tres punts. Seleccioneu el fitxer amb el codi del banc de proves i feu clic a Obre. Ara feu clic al botó Afegeix. La prova apareixia a la llista de proves.
Després, al camp, definiu el nom del mòdul de nivell superior que es defineix al vostre banc de proves. Podeu introduir qualsevol nom al camp, per defecte es crearà automàticament igual que el nom del mòdul.
Ja està, hem definit els paràmetres bàsics de la prova. Feu clic a D'acord dues vegades. Ara la nostra prova ha aparegut a la llista desplegable de bancs de proves. Torneu a fer clic a D'acord.
Pas 4
Si encara no heu fet la síntesi del projecte, és hora de fer-ho. Seleccioneu Processament -> Inici -> Inicia anàlisi i síntesi al menú o premeu la combinació de tecles Ctrl + K o simplement feu clic a la icona corresponent al tauler superior.
Pas 5
Es pot iniciar la simulació. Seleccioneu Eines -> Executa eina de simulació -> Simulació RTL al menú (1) o feu clic a la icona Simulació RTL al tauler superior (2).
Pas 6
S'iniciarà l'eina ModelSim, que executarà totes les instruccions escrites al vostre banc de proves i s'aturarà (si ho heu indicat específicament amb la directiva $ stop al codi de prova). La pantalla mostrarà els diagrames de nivell dels senyals d’entrada i sortida FPGA que heu descrit al vostre projecte.
